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Cadence的allegro下修铜皮实例-01

bigegpt 2024-09-25 14:40 3 浏览

立题简介:

内容:介绍allegro下修铜皮实例-01;

来源:实际使用得出;

作用:介绍allegro下修铜皮实例-01;

PCB环境:Cadence 16.6;

日期:2018-06-13;

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立题详解:

对“Cadence的allegro”而言,在“allegro”下,对“铜皮”而言,在后期需要不断进行调整,使其满足设计需要;尤其是对“静态铜”而言,很多情况下,由“动态铜”转换为“静态铜”时,在“通孔焊盘”处,会出现“铜皮DRC警告”,如下图所示:

此类问题极为常见,在“中小规模线路板”中出现概率很高,在后期“修DRC”时,建议修复此类问题;因为:PCB板的最佳状态为“无DRC警告”;更新检查“DRC错误”可使用“DRC图标”进行,如下所示:

截图1:

截图2:

有可通过“Display”-->“Status...”查看“PCB板”整体状况,如下所示:

1、修铜皮背景

对“Cadence的allegro”下,“修铜皮”大部分是针对“静态铜”而言原因有2点

i)、"静态铜"大部分情况下,更适合出Gerber文件,可最大限度保证"所见即所得";

ii)、"动态铜"大部分情况下,在执行"更新铜皮"后,出现"铜皮设置"自动变为"Disable"或"Rough",而失去"自动避让"的特性,必须手动调整为"Smooth",否则"铜皮"将会把"所有走线全部覆盖",导致"Gerber文件"出错,如下所示:

2、修铜皮举例

对“Cadence的allegro”下,“修铜皮”实例如下:

首先,执行“Shape”-->“Edit Boundary”,自定义快捷键为“数字键6”,如下所示:

然后,进入“修铜皮状态”,对“静态铜”的“边缘轮廓”进行修正,如下所示:

截图1:

截图2:

如上图所示,此时的“DRC错误消失”,即可完成对“静态铜”的修正;

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