无论是刚学习PCB设计，还是已经成为了PCB Layout工程师，Allegro软件都是大家必须要熟练掌握的工具，毕竟那可是“吃饭的家伙”。接下来，小亚大家分享一些Allegro软件的使用技巧，希望对大家有所帮助。
单位换算
1mil = 0.0254 mm
1mm = 39.3701 mil
默认情况下我们更倾向于使用mil单位绘制PCB板。
Allegro建立电路板板框
1）设置绘图区参数，包括单位，大小。
2）定义outline区域
3）定义route keepin区域（可使用Z-copy操作）
4）定义package keepin区域
5）添加定位孔
创建总线
1）打开约束管理器（electronical constraint spreadsheet）
2）显示指定网络飞线：Display –> show rats –> net 然后在约束管理器中选择要显示的网络
3）如果要设置等长线，但是在线上有端接电阻，那么需要进行设置（x net），使得计算的时候跨过端接电阻。这就需要为每一个端接电阻设置仿真模型库，设置完成以后，就可以在约束管理器中的看到网络变为了x net
4）添加信号仿真模型库：Analyze –> SI/EMI Sim –> Library 添加模型库 –> Add existing library –> local library path
5）对每个新建添加模型：Analyze –> SI/EMI Sim –> Model 会显示出工程中的器件，然后为每个器件添加仿真模型。对于系统库里面的元件有自己的模型库，可以利用Auto Setup自动完成。对于系统库里面没有的模型，选择find model
6）在约束管理器中，点击object –> 右键，即可利用filter选择需要选择的网络，可以选择差分对，x net等。
7）创建总线：在约束管理器中，选择net –> routing –> wiring 然后选择需要创建为总线的网络 –> 右键，create –> bus
设置拓扑约束
线长约束规则设置
1）对线长的要求，实际就是设置延时，可以按照长度来设置，也可以按照延时来设置
2）打开约束管理器 –> Electronic constraint set –> All constraint –> User – defined 选择在设置拓扑结构时设置好的网络 –> 右键选择SigXplore–> 在pro delay里选择。也就是说如果要想设置线长约束，需要先定义一个拓扑结构，然后再指定这个拓扑结构的网络约束。
相对延迟约束规则设置（即等长设置）
1）在设置相对延迟约束之前也需要先建立拓扑约束
2）在拓扑约束对话框 –> set constraint –> Rel Prop Delay 设定一个新规则的名称 –> 指定网络起点和终点 –> 选择local（对于T型网络的两个分支选择此选项）和global（对于总线型信号）
重命名元器件序号
1）Logic-->Auto Rename Refdes-->Rename-->弹出对话框，选择Use default grid和Rename all
2）components-->单击more，OK-->单击rename进行重命名
Allegro封装原点修改
1）打开dra文件后，在菜单栏 setup - change drawing origin
2）在命令栏输入新的参考点位置，如想更改新坐标位置为 1,2 。输入 x 1 2
Allegro布线时添加过孔
1）在放置过孔前先要进行简单的设置。
在菜单栏Setup->Constraints->physical
出来的列表里面找到vias 点击出现一个对话框在对话框中选择需要的过孔。（类型比较多可以在下面过滤器输入v*）
选择好过孔后关闭即可。
当然还有很多约束在这里设置，比如多大的线宽对应多大的过孔.
2）使用过孔：
在布线的时候双击左键即可添加过孔，或者点击右键。
差分布线
1）差分线走线：route –> conect然后选择差分对中的一个引脚，如果已经定义了差分对，就会自动进行差分对布线。
2）如果在差分布线时想变为单端走线，可以点击右键：single trace mode
修改文字大小
1）Setup-->design parameter-->在text选项卡中点击Setup text sizes，修改线宽【常用值20，25，30，6，3】
2）Edit-->change，在控制面板的find页面仅选择Text；在options页面设置class为Ref Des，New subclass为Assembly_Top，勾选Text block栏选择字号à选择整个PCB板，所有字体高亮显示-->右击done
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