vivado仿真 第2页

一种动态调整RGMII接口时序的方法

掌握FPGA技能，从点滴做起。在调试FPGA板子的过程中，常遇到的BUG分为两类，一类是功能性的，仿真一下就能查到原因，并且这类问题往往是确定性的，也容易重现和解决；另一类就是时序问题，时序问题是由于电路设计的不合理导致（比如用软件的思想去写电路），这类BUG每次重现的现象往往都不一样，比如没有进行...

Xilinx 宣布Vivado设计套件开始支持16nm UltraScale+产品早期试用

AllProgrammable技术和器件的全球领先企业赛灵思公司(Xilinx,Inc.(NASDAQ:XLNX))今天宣布，Vivado?设计套件开始支持包括Zynq?UltraScale+和Kintex?UltraScale+器件在内的16nmUltraScale?+产品组合的早期...

用Python编写FPGA以太网MAC(附源码下载方式)

来源：EETOP作者：ccpp123略作了解后发现,MyHDL不是高层次综合,它实际上是用Python的一些功能实现了一个Verilog仿真器,能对用Python写的仿Verilog语言进行仿真,并把Python代码翻译成Verilog.省事的地方在于Python的简洁,以及可以很方便的...

基于FPGA的自适应MIMO-OFDM无线基带传输系统的研究

谭凯1，彭端2（1.广东工业大学信息工程学院，广东广州510006；2.广东工业大学实验教学部，广东广州510006）针对自适应MIMO-OFDM无线基带传输系统，提出了一种并行复用的基4-FFT/IFFT算法的FPGA实现方法，并对其中的自适应数字调制、STBC编码和FFT/IFFT模...

视频教程:Xilinx Model Composor 产品指南

赛灵思自适应和智能计算的全球领导企业本视频将为您详细介绍赛灵思的ModelComposor工具，这是一款基于模型的全新设计工具，可以支持在MathWorksSimulink环境中进行快速设计和仿真算法等操作，并可加速赛灵思器件的部署。更多中文Vivado“快速上手”系列视频：在V...

基于FPGA的ZYNQ平台，系统裸机条件，如何实例化vivado的FFT IP核

本文基于Xilinx的ZYNQ平台，实现ARM系统如何调用底层FFTIP核实现相应算法。ZYNQ平台内部包括两部分，即PL和PS。PL为FPGA逻辑部分，PS为双核ARM9。FPGA与ARM9之间的通信采用高性能的AXI总线，PS为PL提供系统时钟，复位等基本信号。本文是在ARM9系统外围挂载...

新手做FPGA开发，需要注意哪些问题?

学习FPGA技术到工作至今，经验是从实践中获得，多动手才是王道，对基础电路的理解可以从画PCB板层中慢慢理解掌握，记得之前行业师傅说过一句话，FPGA工程师在设计电路数字电路系统中，前提是：心中有电路，手中有代码；至于开发工具：QUARTUS，ISE，VIVADO；仿真工具：MODELSIM；都是为...

ZYNQ 入门笔记(一):开发流程

概述ZYNQ的工程设计大体上可以分为对硬件逻辑系统的设计和对CPU软件程序的设计硬件逻辑系统设计：搭建一个满足用户需求的硬件环境，通过Vivado实现CPU程序设计：通过用户程序控制CPU工作，使整个系统达到预定的效果，该部分通过Vitis实现两者间的关系及具体设计步骤如下...

「正点原子FPGA连载」第十二章IP核之RAM实验

1）摘自【正点原子】领航者ZYNQ之FPGA开发指南2）实验平台：正点原子领航者ZYNQ开发板3）平台购买地址：https://item.taobao.com/item.htm?&id=6061601087614）全套实验源码+手册+视频下载:http://www.openedv.com/doc...

【超实用】一分钟学会用最小存储空间保存Vivado工程!

在平常调试FPGA的过程中，大家会发现Vivado工程动辄数百兆大小，甚至几个G都很常见。如果调试的版本过多，就连几个T的硬盘也不够用。怎么办呢？其实，Vivado自带了一种使用tcl命令保存vivado工程为.tcl脚本的存储方法，几百兆的工程只需要几百K的大小就可以保存了。VIVADO工程目录中...