vivado仿真

平时积累的FPGA知识点(6)（fpga经典应用100例）

平时在FPGA群聊等积累的FPGA知识点，第六期：1万兆网接口，发三十万包，会出现掉几包的情况，为什么？原因：没做时钟约束，万兆网接口的实现，本质上都是高速serdes，用IP的话，IP会自带约束。2GTip会输出一个rxclk和txclk，这俩都是恢复出来的主时钟，需要手动加creat...

芯片逻辑调度框架设计 都需要那些那些软件工具

设计芯片逻辑调度框架通常需要使用以下软件工具：1.逻辑设计工具：例如Vivado、Quartus、SynopsysDesignCompiler等，用于设计和实现逻辑电路。2.仿真工具：例如ModelSim、VCS、NCsim等，用于验证电路的正确性和性能。3.物理设计工具：例如ICC、In...

ZYNQ与DSP之间EMIF16通信（正点原子领航者zynq之fpga开发指南v3）

本文主要介绍说明XQ6657Z35-EVM高速数据处理评估板ZYNQ与DSP之间EMIF16通信的功能、使用步骤以及各个例程的运行效果。[基于TIKeyStone架构C6000系列TMS320C6657双核C66x定点/浮点DSP以及XilinxZynq-7000系列SoC处理器XC7Z03...

好课推荐:从零开始大战FPGA（从零开始的冒险4399）

从零开始大战FPGA引子：本课程为“从零开始大战FPGA”系列课程的基础篇。课程通俗易懂、逻辑性强、示例丰富，课程中尤其强调在设计过程中对“时序”和“逻辑”的把控，以及硬件描述语言与硬件电路相对应的“硬件思维”。本课程所使用硬件编程语言为Verilog，示例分别在Xilinx和Intel(Alter...

业界第一个真正意义上开源100 Gbps NIC Corundum介绍

来源：内容由「网络交换FPGA」编译自「FCCM2020」，谢谢。FCCM2020在5月4日开始线上举行，对外免费。我们有幸聆听了其中一个有关100G开源NIC的介绍，我们对该文章进行了翻译，并对其中的开源代码进行了分析并恢复出基于VCU118的工程，通过实际测试感受到了第一款真正意义上的100G开...

高层次综合:解锁FPGA广阔应用的最后一块拼图

我们为什么需要高层次综合高层次综合（High-levelSynthesis）简称HLS，指的是将高层次语言描述的逻辑结构，自动转换成低抽象级语言描述的电路模型的过程。所谓的高层次语言，包括C、C++、SystemC等，通常有着较高的抽象度，并且往往不具有时钟或时序的概念。相比之下，诸如Verilo...

Xilinx文档编号及其内容索引(部分)

Xilinx文档的数量非常多。即使全职从事FPGA相关工作，没有几年时间不可能对器件特性、应用、注意事项等等有较为全面的了解。本文记录了我自使用Xilinx系列FPGA以来或精读、或翻阅、或查询过的文档，及其主要内容。如果有新的会随时补录进来。以下按照个人理解对文档进行了分类，不一定恰当，也会有重叠...

Xilinx Vivado联合Modelsim软件仿真

引言：Xilinx公司Vivado开发软件自带仿真工具，可以实现一般性能的FPGA软件仿真测试，其测试执行效率以及性能都不如第三方专用仿真软件Modelsim强。本文我们介绍下如何进行Vivado2016.4联合Modelsim10.5联合仿真，内容包括以下几个方面：Modelsim10.5软件...

FPGA调试过程中调到吐血的时序问题解决方案来了

FPGA调试本身就是挺辛苦的一件事情，尤其是在刚开始调试FPGA的时候，无论培训的时候如何强调一些注意事项，如跨时钟域问题，如接口问题，以及RAM读写冲突问题，但一旦做起项目来，每每还是有同学必须要亲自往这些坑里面跳一次才真正懂得这些BUG的含义。如双口RAM在功能仿真时没有出现问题，但上板调试过程...

(LVDS差分信号简单处理)5. 使用OSERDES发送高速串行数据

这一篇继续讲解OSERDES相关内容；OSERDES实现并串转换，只需要管发送并不需要管接收到的数据如何，所以它的操作相对于ISERDES来说简单；本文将介绍OSERDES的IP核生成，OSERDES原语介绍，OSERDES级联使用以及ISERDES，Idelay接收串行数据的几种方法。与上一篇文章...