vivado仿真

FPGA调试过程中调到吐血的时序问题解决方案来了

FPGA调试本身就是挺辛苦的一件事情，尤其是在刚开始调试FPGA的时候，无论培训的时候如何强调一些注意事项，如跨时钟域问题，如接口问题，以及RAM读写冲突问题，但一旦做起项目来，每每还是有同学必须要亲自往这些坑里面跳一次才真正懂得这些BUG的含义。如双口RAM在功能仿真时没有出现问题，但上板调试过程...

(LVDS差分信号简单处理)5. 使用OSERDES发送高速串行数据

这一篇继续讲解OSERDES相关内容；OSERDES实现并串转换，只需要管发送并不需要管接收到的数据如何，所以它的操作相对于ISERDES来说简单；本文将介绍OSERDES的IP核生成，OSERDES原语介绍，OSERDES级联使用以及ISERDES，Idelay接收串行数据的几种方法。与上一篇文章...

学法减分申请，分享几个简单试用的学习和搜题工具

告别漫长的翻书查询，只需轻轻一拍，我们的拍照搜题工具就能迅速为你揭示答案，让学法减分变得如此轻松愉悦。1.减分侠这是微信公众号可以帮助驾驶员学习交通安全法规，通过搜题功能快速找到题目答案，提高驾驶员的交通安全知识水平，减少交通事故的发生。下方附上一些测试的试题及答案1、如果接待计划中安排有会见、宴会...

学习笔记基于G3-PLC的RS译码器的设计与实现

2016年微型机与应用第17期作者：黄增先，王进华摘要：针对G3-PLC物理层信道编码的要求，设计了一种RS译码器。为了解决译码过程中有限域乘法器存在的连线复杂、运算速度慢等问题，设计了一种查表运算。采用该查表运算可以快速实现有限域的乘法运算，并且可以简化BerlekampMassey(BM)迭...

RGMII接口调试，你要的全在这里了

实验室回来一批板子，上面有RGMII接口、SGMII接口等各种接口，怎么测试这些网口是否正常呢？的确需要一些经验。比如RGMII接口，最重要的是看在哪里去做的时钟和数据偏移。这时，常常需要使用VIO去读取PHY里面对应寄存器的值，看是否工作在正常RGMII接口时序模式。测试场景测试拓扑图如下试场景连...

VIVADO IP LICENSE状态

一、IP的License状态1、include：完全免费2、purchase：需要购买二、IPLicense类型1、designlinking(simulationonly):允许用户进行各种仿真，包括时序仿真，但是不能生成bit文件2、HardwareEvaluationlicense:...

使用 HLS 的 FPGA 的边缘检测

使用HLS的FPGA的边缘检测利用HLS功能创建图像处理解决方案，在FPGA中实现边缘检测(Sobel)。本项目中用到的东西介绍HLS是高层综合（HighlevelSynthesis），是将C或者c++语言编译为FPGA能够读懂和运行的RTL级别的语言。通过HLS这个过程可以显著加...

Xilinx FPGA IBIS 模型的使用问题，总结+分析都在这里了

关于XilinxFPGA模型的使用问题，分享一篇来自专家——老胡的总结、分析给大家。我们从Xilinx网站，或者Vivado的安装目录中获得的FPGAIBIS模型是这款芯片的通用模型，在信号完整性仿真中使用起来，很不方便。究其原因，其实就是管脚映射不对。每个FPGA的应用，都会对FPGA的管脚...

「精品博文」xilinx和altera学习FPGA好方法

学几年fpga也是学的一坨屎，是因为你没遇到好的人给你带路，也没有好的公司给你练习。xilinx的FPGA学习方法，一个是芯片手册，XILINX的芯片手册不太好搜索，现在有专门的软件DOCnav的，来搜索文档，还是比较好用的。另外一个，学习实例，xilinx奇葩的地方，例子都是集成在软件上面，不是在...

在Verilog/SystemVerilog中使用fork/join的注意事项

fork/join是Verilog中常用的语句。该语法在SystemVerilog中添加了join_any和join_none两个关键字，使fork的行为发生了变化。本文将比较全面的介绍fork的用法，其中不使用join_any和join_none关键字的时候，其用法和Verilog中一致。根据仿真...