vivado仿真 第5页

「源码」用ModelSim做FPGA的时序仿真，看这一篇就够了

FPGA调试本身就是挺辛苦的一件事情，尤其是在刚开始调试FPGA的时候，无论培训的时候如何强调一些注意事项，如跨时钟域问题，如接口问题，以及RAM读写冲突问题，但一旦做起项目来，每每还是有同学必须要亲自往这些坑里面跳一次才真正懂得这些BUG的含义。如双口RAM在功能仿真时没有出现问题，但上板调试过程...

数字信号处理(一):Xilinx Vivado DDS IP核设计实例

前言在数字信号处理时我们经常会用到数字变频，包数字下变频（DDC）和数字上变频（DUC），这其中会用到Xilinx公司的DDSIP核或者Altera公司的NCOIP核来产生本振频率，以现数字域信号频谱搬移。本文我们通过例化Xilinx公司的DDSIP核来产生混频器本振输入频率，并给出Model...

XILINX VIVADO14.2版 简易使用教程

步骤1、双击桌面vivado图标，如图1所示，双击后过会儿出现图2界面。图1vivado图标图2vivado软件界面步骤2、点击createnewproject，如图3所示，点击next；图3创建工程步骤3、添加工程路径，及填写工程名，如图4所示，并点击next。图4设置工程名及工程路...