vivado仿真 第3页

「超实用」一分钟学会用最小存储空间保存Vivado工程

在平常调试FPGA的过程中，大家会发现Vivado工程动辄数百兆大小，甚至几个G都很常见。如果调试的版本过多，就连几个T的硬盘也不够用。怎么办呢？其实，Vivado自带了一种使用tcl命令保存vivado工程为.tcl脚本的存储方法，几百兆的工程只需要几百K的大小就可以保存了。VIVADO工程目录中...

VIVADO时序约束及STA基础

一、前言　　无论是FPGA应用开发还是数字IC设计，时序约束和静态时序分析（STA）都是十分重要的设计环节。在FPGA设计中，可以在综合后和实现后进行STA来查看设计是否能满足时序上的要求。本文阐述基本的时序约束和STA操作流程。内容主要来源于《Vivado从此开始》这本书，我只是知识的搬运工。二、...

赛灵思开源Vitis HLS FPGA工具(仅限前端)

文章来源：赛灵思开源VitisHLSFPGA工具（仅限前端）-CNXSoftware中文站目前，虽然已经有了一些针对FPGA开发的开源程序，例如Symbiflow、Yosys。但FPGA供应商通常只为想要在其芯片上工作的开发人员提供“闭源程序”，所以，这还是有一定程度的局限性的。不过，赛灵...

xilinx Vivado的使用详细介绍:管脚约束 产生比特流文件烧写程序

Author:zhangxianhe新建工程打开Vivado软件，直接在欢迎界面点击CreateNewProject，或在开始菜单中选择File-NewProject即可新建工程。点击Next；输入工程名称和路径。选择默认的RTLProject选项，勾选Donotspecify......

高层次综合:解锁FPGA广阔应用的最后一块拼图

蓝字关注我们作者：老石我们为什么需要高层次综合高层次综合（High-levelSynthesis）简称HLS，指的是将高层次语言描述的逻辑结构，自动转换成低抽象级语言描述的电路模型的过程。所谓的高层次语言，包括C、C++、SystemC等，通常有着较高的抽象度，并且往往不具有时钟或时序的概念。相比...

如何用ModelSim 独立仿真ISE的仿真工程

新学期开学了，像往年的开学一样，刚开学的一两周往往是最忙的，各种事情一堆一堆接踵而至。最近公众号文章更新的慢了一些，以后会照常。今天的文章是有关ISE跟Moldelsim联合仿真的，大家在做联合仿真的时候，必须将两个软件同时启动才可以，这样不仅不方便，效率还非常低，每次更新一个文件，都需要从头开始把...

【至简案例】ZYNQ自定义AXI总线IP应用 ——PWM实现呼吸灯效果

原创没落骑士明德扬FPGA科教3月14日一、前言　　在实时性要求较高的场合中，CPU软件执行的方式显然不能满足需求，这时需要硬件逻辑实现部分功能。要想使自定义IP核被CPU访问，就必须带有总线接口。ZYNQ采用AXIBUS实现PS和PL之间的数据交互。本文以PWM为例设计了自定义AXI总线I...

「干货」推荐一款FPGA仿真调试鸟枪换炮的工具

俗话说，隔行如隔山。非微电子专业没有做过芯片的同学，是不知道这个世界上还有效率更高的用来对Verilog/VHDL代码进行仿真的工具的。具体来讲，对于做FPGA开发的同学而言，需要知道除了ModelSim、ISE/Vivado或Quartus以外的仿真调试工具。一般来说，拿FPGA综合工具如ISE/...

「原创博文」一个完整的vivado工程搭建

记得前段时间玩了一下vivado，现在开始有点渐渐忘了。趁着没彻底忘记，赶紧做下笔记。看来，岁月真的是一把杀猪刀，人越老，记性就越差。今天，第一篇关于vivado的文章是vivado工程的搭建。本篇博文所用到的软件是vivado2014.4，用到的开发板是zybo，并以一个简单的流水灯例子进行试验。...

用做芯片的思路来对FPGA单独建仿真环境的终极解决方案

做FPGA样机和做芯片的思路其实是有差异的。为了追求好的性能，节省成本，降低功耗（PPA），芯片设计者往往把事情做到极致，去做验证时把各种覆盖率尽可能做到100%，把每个模块电路结构优化到面积最小，通过PowerGating和ClockGating等技术把功耗降到最低，争取把每次流片（烧钱）的风...